Laporan Akhir Modul 3 Percobaan 1 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Percobaan

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

2.1 Alat

a.. Jumper

Gambar 2. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 3. Modul De Lorenzo

2.2 Bahan (proteus) 

a. IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112

b. Power DC

Gambar 5. Power DC

c. Switch (SW-SPDT)

Gambar 6. Switch

d. Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkian Simulasi [Kembali]

                                                                        Rangkaian Simulasi

4. Prinsip Kerja Rangkaian [Kembali]

    Pada rangkaian ini, digunakan komponen JK Flip Flop, Logic Probe, dan saklar SPDT. Rangkaian dirancang sebagai counter asinkron, karena hanya flip flop pertama yang menerima sinyal clock langsung, sedangkan flip flop berikutnya dikendalikan oleh output flip flop sebelumnya. Input J dan K pada setiap flip flop dihubungkan ke VCC, sementara input clock (CLK) pada masing-masing flip flop diatur sesuai dengan diagram rangkaian.

 

Pada kondisi awal, semua output bernilai 0. Ketika sinyal clock diberikan pada flip flop pertama, terjadi perubahan pada fall time, sehingga output berubah dari 0 menjadi 1. Namun, pada flip flop kedua, karena inputnya masih 1, tidak ada perubahan pada output, sehingga tetap 0. Proses ini berlanjut secara bertahap hingga counter bekerja sesuai urutan.

 

5. Video Percobaan [Kembali]

6. Analisa [Kembali]

1.             1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low ?

: Jika SR aktif high, rangkaian akan tetap berjalan, maka rangkaian akan terus berjalan,namun karena ini SR aktif low (logika 0), SR akan aktif di logika 0 dan JKFF akan tetap dalam mode toggle

 

2.        2. Apa yang terjadi jika output Q bar masing" flip flop dihubungkan ke input clock flip flop selanjutnya ?

: Karena output Q bar bernilai kebalikan dari output Q, logika clock akan terbalik saat output Q dihubungkan ke clock pada flip flop berikutnya. Akibatnya, rangkaian akan menghitung dari nilai maksimum hingga nilai minimum.

7. Link Download [Kembali]

Rangkian Simulasi       CLICK

 Datasheet 74LS112     CLICK